Десятично-двоичный сумматор

Для достижения возможно малого времени выполнения операции сложения необходимо и перенос от группы к группе осуществлять параллельно. С этой целью рассмотрим еще раз  выражение для с4. Выражение: g3 + p3g2 + p3p2g1 + p3p2p1g0 обозначим G, а выражение p3p2p1p0 обозначим P. Введем функцию образования переноса для группы P, после чего получим:

C4 = G + Pc0

Это выражение формально  совпадает с выражением (1.3). Следовательно, в каждой отдельной 4-рядной секции сумматора необходимо выработать лишь соответствующие вспомогательные  переменные G и P и потому же алгоритму, который использовался ранее  для переноса от разряда к разряду, согласно выражению (1.4) обеспечить параллельный перенос от группы к группе.

Этот принцип использован  в представленной на рис. 7 блок-схеме 16-разрядного сумматора с параллельно-параллельным переносом. 

Рис. 7. 16-разрядный  сумматор с параллельно-параллельным переносом

Эта схема ускоренного  переноса изготовлена в виде отдельных  интегральных микросхем типа К155ИП4.

Зарубежные аналоги SN74182 (ТТЛ) МС10179 (ЭСЛ) и МС14582 (КМОП).

Приведем пример синтеза четырехразрядного параллельного  сумматора с параллельным переносом. Булевы функции для сигналов переноса такого сумматора согласно (1.2), в  котором примем с0 = 0, предполагая, что перенос в младший разряд отсутствует, имеет вид:

с1 = а0b0

c2 = a1b1+a0b0(a1+b1)

c3 = a2b2+a1b1(a2+b2)+a0b0(a2+b2)(a1+b1)

Эти функции, преобразованные по правилам булевой алгебры в базисе Шеффера примут вид:

с1 = a0b0 

По этим функциям синтезирована схема рис. 1.5 б. На схеме обведены пунктиром те ее участки, которые не входят в последнее  выражение и будут объяснены  ниже. Сравнивая рис. 1.5 а и б  видим, что быстродействие сумматора  с параллельным переносом, определяемое, как уже упоминалось, толькл временем задержки трех схем И-НЕ, формирующих сигнал переноса и временем задержки одноразрядного сумматора, определяется дорогой ценой усложнения его схемы. Реализация же функции (1.2) при достаточно больших n оказывается настолько сложным, что в чистом виде сумматоры с параллельным переносом почти не применяются. Тем не менее принцип параллельного переноса используется в широко распространенных сумматорах с т. н. групповым переносом.

1.2.6. СУММАТОР С  ГРУППОВЫМ ПЕРЕНОСОМ

Сумматор с групповым  переносом представляет собой многоразрядный параллельный сумматор, разбитый на несколько  групп равной длины. Каждая группа представляет собой параллельный сумматор, включающий участки схем, обведенные пунктиром (см. рис. 1.5 б). На один из входов поступает перенос от старшего разряда предыдущей i-й группы к разрядам следующей i+1 группы. Однако для сохранения быстродействия этот сигнал переноса поступает не с выхода сумматора старшего разряда i-й группы, а формируется по (1.2) блокам переноса, анализирующим слагаемые в разрядах i-й группы, "не дожидаясь", когда в ней произойдет сложение "своих" четырех разрядов. Схема блока переноса представлена на рис. 1.5 в, где a0, b0, ..., a3, b3 - значения разрядов чисел A и B i-й группы. С помощью таких блоков сигналы переноса, сформированные блоком i-1 группы передается к следующей i группе.

Сумматоры с групповым  переносом обладают высоким быстродействием  при относительно простой их реализации.

1.2.7. СУММАТОРЫ ДЛЯ  ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ

Сложение двоично-десятичных чисел является достаточно часто  встречающейся операцией. Для сложения двух двоично-десятичных чисел можно  использовать по одному четырехразрядному  двоичному сумматору на каждую декаду. Однако после суммирования следует  производить коррекцию, которая  определяется преобразованием двоичного  кода в двоично-десятичный. Если в какой-либо декаде происходит перенос необходимо добавлять к ней 6, чтобы компенсировать разницу в весах разрядов. Благодаря этому, уже достигается правильное значение двоично-десятичного числа. Вся эта структура также выпускается в виде интегральных схем.

1.3.НАКАПЛИВАЮЩИЙ  СУММАТОР

Накапливающий сумматор - сумматор, в котором значение суммы  сохраняется после прекращения  подачи слагаемых. Слагаемые подаются в параллельном коде последовательно  друг за другом. Такой сумматор может  просуммировать любое количество чисел  и сохраняет последнее значение суммы.

Схема накапливающего сумматора строится на основе триггера со счетным входом, реализующим операцию сложения по модулю 2.

Таблица истинности для i-го разряда накапливающего сумматора  представлена таблицей 3, где:

Qi - значение суммы i-го разряда перед подачей слагаемого

A(a0...an)

ai - значение i-го разряда слагаемого A

ci - перенос из предыдущего младшего разряда

сi+1 - перенос в следующий старший разряд

Si - значение суммы i-го разряда после суммирования с числом A

Vi - импульс управления на счетном входе i-го триггера

Из таблицы 3 видно, что: 

После преобразования получаем:

, (1.5)

то есть триггер  работает как счетный триггер, выполняющий  суммирование по модулю 2 слагаемого ai c сигналом переноса из предыдущего разряда сi.

Значение сигнала  переноса сi+1 в следующий разряд зависит от трех переменных Qi, ai и ci.

Из таблицы истинности 3:

ci+1=Qiai+ ai ci+ Qici=Qiai+(ai+Qici) (1.6)

Очевидно, что:

V0=a0 

 Таблица 3.

Состояния входов, выходов  и импульсов разрешения счета  накопительнотельного сумматора. Qi ai сi Si ci+1 Vi 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 0  

Рис. 8. Накапливающий  параллельный сумматор с последовательным переносом.

На рис. 8 представлена схема накапливающего сумматора, реализованная  на JK-триггерах и элеиентах И-ИЛИ-НЕ. Сигналы управления Vi и переноса сi формируются схемой по выражениям (1.5) и (1.6) соответственно.

Перед началом работы триггеры сбрасываются и слагаемые

 подаются последовательно  друг за другом в парафазном параллельном коде. Через промежуток времени, достаточный для образования сигналов управления Vi и переноса ci+1 поступает синхроимпульс ti, устанавливающий JK-триггер в соответствующее состояние. Затем процесс повторяется, поступает второе слагаемое - А и по синхроимпульсу t2 суммируется в JK-триггере с предыдущим слагаемым. Результат суммирования образуется в парафазном коде на выходе триггеров Тг0-Тг3. Как видно из функциональной схемы рисунка 1.10 накапливающая схема является сумматором параллельного действия с последовательным переносом.

В многоразрядных сумматорах накапливающего типа также может  быть осуществлен параллельный групповой  перенос. Способы формирования параллельного  переноса такие же, как в комбинационном сумматоре. Сравнивая выражения (1.3), (1.4), (1.6) можно сказать, что параллельный перенос осуществляется также, как и в комбинационном сумматоре.

1.4. ИНТЕГРАЛЬНЫЕ  МИКРОСХЕМЫ СУММАТОРОВ

Кратко рассмотрим основные сумматоры в интегральном исполнении на сериях ТТЛ:

Микросхема К155ИМ3 - быстродействующий четырехразрядный сумматор. Он принимает два четырехразрядных числа по входам данных А0-А3 и B0-B3, а  по входу С - сигнал переноса. Внутри этого сумматора имеется схема ускоренного переноса (СУП).

Микросхема К555ИМ6 - как и К155ИМ3 складывает два четырехразрядных двоичных числа плюс СУП. Время задержки распространения сигнала от входов к выходам составляет время не более 24 нс, до выхода переноса - не более 17 нс.

Микросхема К155ИП3 - четырехразрядное скоростное АЛУ. Оно может работать в двух режимах, выполняя либо 16 арифметических, либо 16 логических операций. Для получения максимального быстродействия в АЛУ присутствует внутренняя СУП. Если от многокорпусного АЛУ не требуется максимального быстродействия, можно использовать последовательный режим переноса между корпусами. Для обеспечения большого быстродействия следует включить между схемами К155ИП3 специальную микросхему ускоренного переноса К155ИП4. Один корпус ИП4 может обслужить четыре АЛУ ИП3. Время задержки распространения сигнала от входа к выходу в ИС К155ИП4 не более 22 нс. У К531ИП4П - 10 нс. Пинцип подключения К155ИП4 к К155ИП3 полностью соответствует принципу, показанному на рис. 1.7.

Арифметические схемы  в рамках скоростных серий:

К1533ИП3 (аналог СН74ЛС181) - АЛУ

К1533ИП4 (аналог СН74С182) - схема ускоренного переноса.

В серии КМОП тоже имеется набор арифметических устройств:

Микросхема 564ИП3 (в  планарном корпусе) - четырехразрядное АЛУ.

Микросхема 564ИП4 (в  планарном корпусе) - схема СУП.

2.АНАЛИТИЧЕСКАЯ  ЧАСТЬ

2.1. РАЗРАБОТКА ЭЛЕКТРИЧЕСКОЙ  ПРИНЦИПИАЛЬНОЙ СХЕМЫ И ВЫБОР  ЭЛЕМЕНТНОЙ БАЗЫ

Целью данной работы является разработка восьмиразрядного сумматора на накапливающих элементах; ввод информации (слагаемого) производится в последовательном коде с частотой 30 Мгц.

При разработке структуры  устройства (см. приложение лист 1) определены следующие функциональные узлы:

Схема "упаковки информации" (в нашем случае схема упаковки байта), т.е. схема, в которой последовательный код вводимой иформации преобразуется в параллельный. Эта операция осуществляется на двух регистрах. В первый (входной) регистр информация записывается последовательно бит за битом. После заполнения регистра 8-мью битами информация в параллельном коде переписывается из входного регистра в выходной буферный регистр. Входной регистр должен быть параллельно-последовательным, а выходной - параллельным. Для определения момента записи содержимого сдвигового в буферный регистр в схему введен счетчик, который и определяет момент записи.

Собственно сам  сумматор. Как указывалось в предыдущей главе, чтобы сумматор сохранял значение суммы сколько угодно долго, после  операции сложения в сумматоре должен находиться запоминающий элемент. Таким  запоминающим элементом является триггер. Нами был выбран JK-триггер, работающий в счетном режиме.

Схема организации  переноса. С учетом быстродействия современных серий интегральных схем достаточно использовать последовательный перенос от разряда к разряду  с организацией выхода переполнения 8-разрядного сумматора.

 Схема задержки, определяющая временной интервал  между временем ввода очередного  слагаемого в сумматор и временем  подачи синхроимпульса на триггер.  Этот интервал времени определяется  временем распространения от  переноса от первого разряда  к последнему.

Выбор элементной базы для сумматора основывается на определении  быстродействия и возможной минимальной  мощности потребления.

В схеме "упаковки байта" выбор элементной базы определяется частотой ввода информации F=30 МГЦ (Т=33нс). Входной сдвиговый регистр выполнен на интегральных схемах (ИС) типа КР1531ИР11 (D2,D4). Предельная частота КР1531ИР11 - 70 МГЦ (приложение лист2).

Эта серия выбрана  для того, чтобы не усложнять схему "упаковки" и не вводить дополнительных условий на длительность входных  сигналов. Для параллельного регистра используются ИС типа КР1533ИР37, на выходе которой фрмируется 8-разрядное слагаемое А(а0,..,а7).

Для уменьшения задержек элементы комбинационной логики выьраны на основе серии КР1531.

Основой сумматора  является JК-триггер, который выполнен на ИС типа КР1533ТВ11. Для надежной работы сумматора на частоте 30 МГЦ схема организации переноса выполнена на интегральных схемах серии КР1531.

Ввод информации в последовательном коде производится по синхроимпульсу С на регистр RG1 (D2,D4). Для управления преобразованием последовательного кода в параллельный используется счетчик типа КР1531ИЕ10 (D8). Выходы счетчика изображены на временной диаграмме - эпюры напряжения 2,3,4,5 (см. приложение лист 4).

После подсчета восьми импульсов происходит сброс счетчика и счет начинается сначала. Управление счетом осуществляется триггером Тгупр (D5.1,D5.2). Выход счетчика D8 - 11 поступает на вход S Тгупр. На входы 8 и 9 элемента D5.3 поступают сигналы синхроимпульса С и выход инвертированного первого разряда счетчика (D9.3). Схема D5.3 работает как схема совпадения по "0" - эпюры напряжения 1,2 и 7 (см. приложение лист 4).

Выход триггера Тгупр через схему ИЛИ-НЕ (D5.4) поступает на вход сброса счетчика D8. Схема D5.4 обеспечивает сброс счетчика D8 от общего сброса ?R или от триггера Тгупр.

Выход Тгупр через буфер D9.5 поступает на вход С регистра RG2-D3 и на вход D регистра задержки RG3-D19 (см приложение лист 3).

Выходы Q0-Q7 регистра RG2, являясь очередным слагаемым  А(а0,...,а7), поступает на входы управления счетных триггеров Тг0-Тг7.

Функции управления согласно (1.5) равна:

Vi = ai?ci + ?ai ci (2.1), где

ai - слагаемое i-того разряда

ci - перенос на входе i-того разряда.

Эта функция реализуется  на схеме ИСКЛЮЧАЮЩИЕ ИЛИ (сумматор по модулю 2), используется ИС типа КР1531ЛП5 (D6,D16). Выходы D6,D16 поступают на входы JK-триггера Тг0-Тг7 (D10,..,D13).

Подача синхроимпульса на С-входы триггеров Тг0-Тг7 осуществляется после передачи сигнала переноса от первого разряда к последнему и формирования импульса переполнения сумматора.