Разработка аппаратно-программных модулей системной шины Isa

Автор работы: Пользователь скрыл имя, 10 Декабря 2010 в 08:15, курсовая работа

Краткое описание

Данный курсовой проект посвящен разработке одного из таких модулей – программируемого генератора цифровых сигналов, то есть генератора прямоугольных импульсов. Требуемая максимальная выходная частота согласно заданию – 2МГц, количество выходов – 1.

Процесс проектирования разбит на ряд этапов. В главе 1 производится анализ темы курсовой работы, рассматриваются существующие аналоги проекируемого модуля и особенности их проектирования, приводится характеристика шины ISA. В главе 2 рассматриваются особенности проектирования модуля, выбор СБИС, адресного пространства, разрабатывается принципиальная схема. В главе 3 описывается разработка программного модуля инициализации устройства.

Содержание работы

3.Введение 2
4.1 Анализ темы курсовой работы 4
5.1.1 Анализ существующих устройств и особенностей их проектирования 4
6.1.2 Системная шина ISA 8
7.1.2.1 Характеристики системной шины 9
8.1.2.2 Особенности проектирования модулей системной шины 18
9.1.3 Этапы проектирования модуля 21
10.1.4 Выводы к главе 1 21
11.2 Разработка схемы модуля 21
12.2.1 Общие сведения 22
13.2.2 Разработка обобщённой схемы модуля 23
14.2.3 Выбор СБИС и описание её структуры 23
15.2.4 Выбор адресного пространства портов ввода/вывода 27
16.2.5 Разработка элементов интерфейсной части модуля 27
17.2.6 Выбор элементной базы и разработка принципиальной схемы 28
18.2.7 Выводы к главе 2 28
19.3 Разработка программных модулей 29
20.3.1 Разработка программного модуля инициализации 29
21.3.2 Выводы к главе 3 30
22.Заключение 32
23.Приложение А (справочное) Библиографический список 32
24.Приложение Б (Обязательное) Список сокращений 34
25.Приложение В (Обязательное) Листинг программного модуля инициализации

Содержимое работы - 3 файла

Схема принципиальная)мими.vsd

— 288.00 Кб (Скачать файл)

Схема принципиальная)мимимиии.vsd

— 287.00 Кб (Скачать файл)

Курсовая работа.doc

— 4.61 Мб (Скачать файл)

      2.3 Выбор СБИС и описание её структуры

     Проведя анализ справочной литературы по различным  СБИС можно выделить микросхему КР580ВИ53. Эта микросхема представляет собой  устройство, формирующее программно-управляемые  временные задержки (таймер). Условное графическое обозначение (УГО) микросхемы приведено на рисунке 2.2, структурная схема показана на рисунке 2.3.

Рисунок 2.2 – УГО КР580ВИ53

 

Рисунок 2.3 – Структурная схема КР580ВИ53 

      Назначение  выводов микросхемы приведено в таблице 2.1.

Таблица 2.1 – Назначение выводов микросхемы КР580ВИ53
Вывод Обозначение Тип вывода Функциональное  назначение выводов
1-8 D7-D0 Входы/выходы Канал данных
9, 15, 18 СLK0, СLK1, СLK2 Входы Синхронизация каналов 0-2
10, 13, 17 OUT0, OUT1, OUT2 Выходы Сигналы каналов 0, 1, 2 соответственно
11, 14, 16 GATE1, GATE2, GATE3 Входы Входы управления счетчиков
12 GND - Общий
19, 20 А0, А1 Входы Сигнал выбора каналов 0, 1, 2
21 Вход Выбор микросхемы
22 Вход Чтение
23 Вход Запись
24 Uсс - Напряжение  питания 5 В±5%

      Микросхема  КР580ВИ53 содержит три независимых  идентичных канала: 0, 1, 2. Рассмотрим назначение основных узлов.

      Схема выбора канала формирует сигналы управления каналами 0, 1, 2, внутренними и внешнимим передачами данных, приемом управляющих слов.

      Буфер канала данных состоит из восьми двунаправленных  формирователей, имеющих на выходе состояние «Выключено», и осуществляет сопряжение таймера с шиной данных МП. Через буфер канала осуществляется запись управляющего слова в регистры режима и параметров счета в счетчики каждого канала. Схемы каналов 0, 1, 2 идентичны и содержат регистры режима, схемы управления, схемы синхронизации и счетчики. Регистр режима предназначен только для записи информации. Он принимает и хранит кправляющее слово, код которого задает режим работы канала, определяет тип счета и последовательность загрузки данных в счетчик. Схема управления канала синхронизирует работу счетчика в соответствии с запрограммированным режимом и работу канала с работой МП.

      Схема синхронизации канала формирует  серию внутренних тактовых импульсов  определенной длителшьности, которая  зависит от внешней частоты синхронизации  CLK и определяется внутренними времязадающими цепями схемы. Максимальная частота внешних сигналов синхронизации CLK не более 2.6 МГц.

      Счетчик канала представляет собой 16-разрядный  счетчик с предустановкой, работающий на вычитание в двоичном или двоично-десятичном коде. Максимальное число при счете равно 216 при работе в двоичном коде или 104 при работе в двоично-десятичном. Счетчики каналов независимы друг от друга и могут иметь различные режимы работы и типы счета. Запуск счета в каждом канале, его останов и продолжение осуществляется по соответствующему сигналу GATE «Разрешение канала»[2].

Описание  режимов работы СБИС КР580ВИ53

     Микросхема  может функционировать в одном  из шести основных режимов.

     В режиме 0 (прерывания терминального  счета) на выходе канала формируется  напряжение высокого уровня после отсчета числа, загруженного в счетчик. Сигнал GATE обеспечтвает начало счета, его прерывание (при необходимости) и продолжение счета. Перезагрузка счетчика во время счета прерывает текущий счет и возобновляет его по новой программе.

     В режиме 1 (работы ждущего мультивибратора) на выходе канала фомируется отрицательный импульс длительностью ,     (2.1)

     где TCLK – период тактовых импульсов;

     n – число, записанное в счетчик.

     Запуск  ждущего мультивибратора осуществляется положительным фронтом сигнала GATE. Каждый положительный фронт этого сигнала запускает текущий счет или перезапускает счетчик сначала. Перезагрузка счетчика во время счета не влияет на текущий счет.

     В режиме 2 (генерации частоты) таймер выполняет функцию делителя входной частоты CLK на n. При этом длительность положительной части периода равна TCLK(n-1), а отрицательной TCLK. Перезагрузка во время счета не влияет на текущий счет.

     Режим 3 (генерации меандра) аналогичен режиму 2, при этом длительность положительного и отрицательного полупериодов для четного числа n равна TCLKn/2. Для нечетного числа n длительность положительного полупериода равна TCLKn/2, а отрицательного TCLK(n-1)/2.

     В режиме 4 (программного формирования одиночного строба) на выходе канала формируется импульс отрицательной полярности длительностью после отсчета числа, загруженного в счетчик. По сигналу GATE и после перезагрузки счетчика работа канала в режиме 4 аналогична режиму 0.

     В режиме 5 (аппаратного формирования одиночного строба) на выходе канала формируется импульс отрицательной полярности длительностью после отсчета числа, загруженного в счетчик[2].

 

     

     2.4 Выбор адресного пространства портов ввода/вывода

     При выборе зоны адресов  проектируемого модуля необходимо учитывать распределение стандартных адресов ввода/вывода и выбирать адреса из свободных зон. В таблице 2.5 приведена карта адресов УВВ архитектуры IBM PC.

Таблица 2.5 - Карта адресов УВВ архитектуры  IBM PC
Зона  адресов Устройство ввода/вывода
000-01F Контроллер  ПДП (DMA- master)
020-021 Контроллер  прерываний (Мaster)
022-023 Регистры управления аппаратурой. Порты ввода/вывода
040-05F Регистры управления таймером
060-06F Контроллер  интерфейса клавиатуры (8042)
070-07F Порты RTC и порты ввода/вывода CMOS
080-09F Регистры ПДП
0A0-0BF Контроллер  прерываний (Slave)
0C0-0DF Контроллер  ПДП (DMA – slave)
0F0-0FF Математический  сопроцессор
1F0-1FB Контроллер  жесткого диска
278-27F Параллельный  порт #2
2B0-2DF Контроллер  графического адаптера
2F8-2FF Последовательный  порт #2
360-36F Сетевые порты
378-37F Параллельный  порт #1
3B0-3BF Адаптер параллельного  порта и монохромного режима
3C0-3CF EGA-адаптер
3D0-3FD CGA-адаптер
3F0-3F7 Контроллер  дисковода на гибких дисках
3F8-3FF Последовательный  порт #1

      Несмотря  на потенциальную возможность адресации по 16 линиям адреса, чаще всего используются только 10 младших линий SAO...SA9, так как большинство разработанных ранее плат расширения используют только их, и, следовательно, за исключением особых случаев нет смысла обрабатывать старшие разряды SA10...SA15.

Младшие адресные разряды с шины (SA0 и SA1) необходимо соединить с адресными входами СБИС (A0 и A1). Исходя из спецификации СБИС и поставленной задачи,  проектируемый модуль будет занимать в адресном пространстве три адреса. Выберем адрес

372h ( 001101110010b )-

373h (001101110011b )-

375h (001101110101b )-

Адреса 372h и 373h служат для загрузки счетчика канала 0 и счетчика канала 1 соответственно, а адрес 375h – для занесения управляющего слова в регистр режима.

 

     

      2.5 Разработка элементов интерфейсной части модуля

     Самое простое решение при построении селектора адреса — использование только микросхем логических элементов. Основным достоинством такого подхода является высокое быстродействие (задержка не превышает 30 нс). Однако есть и недостатки:

  • Необходимость проектирования схемы заново для каждого нового адреса.
  • Невозможность смены адреса.
  • Сложность организации выбора нескольких адресов.

     В задании на курсовой проект ничего не сказано по поводу выбора адресов ввода/вывода. Значит, реализуем самый простой в плане временных и материальных затрат вариант с фиксированными адресами, т.е. строим селектор адреса на логических элементах.

     Функциональная  схема селектора адреса представлена на рисунке 2.8.

Рис. 2.8 – Функциональная схема селектора адреса

     В качестве буфера данных между СБИС и шиной данных используем микросхему К555АП6 (рис. 2.9, таблица 2.6).

     
Вход T Вход -EZ Операция
0 0 B>A
1 0 A>B
0 1 3 сост.
1 1 3 сост.

     

   Рис. 2.9 – УГО микросхемы К555АП6

 

   

      2.6 Выбор элементной базы и разработка принципиальной схемы

     Для построений принципиальной схемы необходимо выбрать элементную базу. Анализируя справочную литературу и учитывая требования, предъявляемы к приемникам и передатчикам, выберем следующие микросхемы:

     инверторы – КР1533ЛН1,

     элементы  «И-НЕ» - КР1533ЛА2, КР1533ЛА3,

     элементы  «ИЛИ-НЕ» - КР1533ЛЕ1,

     счетчик – КР555ИЕ10,

     буфер между СБИС и шиной – К555АП5.

     Для сопряжения сигналов -IOR, SA0 и SA1 с СБИС будут применяться элементы «И» - КР1533ЛИ1.

     Сигнал  с выхода OUT0 нулевого канала заведен на вход синхронизации канала 1 с целью изменения скважности и частоты выходного сигнала разрабатываемого модуля. Счетчик СТ2 аппаратно делит частоту сигнала CLK на 4, таким образом обеспечивается указанная в задании максимальная частота выходного сигнала (2 МГц). Программно изменяя коэффициент счета канала 0 (N1) мы добъемся изменения частоты выходного сигнала.  Изменяя коэффициент счета канала 1 (N2), обеспечим программное изменение скважности выходного сигнала. Оба канала работают в режиме 2.

     Разработанная принципиальная схема приведена  в ТПЖА   Э3.

     2.7 Выводы к главе 2

     В данной главе была разработана обобщенная схема модуля, выбрана специализированная СБИС, рассмотрены ее структура и режимы работы. Были выбраны адреса ввода платы. По результатам второй главы была спроектирована принципиальная схема устройства.

     По  принципиальной схеме может быть выпущена плата, которая вставляется  в слот шины ISA компьютера и в режиме программно-управляемого обмена генерирует цифровые сигналы заданной частоты и скважности.

 

     

3 Разработка программных модулей

      3.1 Разработка программного модуля инициализации

     Алгоритм  программирования модулей зависит  от типа используемой программируемой  СБИС и режима обмена между СБИС и процессором компьютера через системную шину ISA.

Информация о работе Разработка аппаратно-программных модулей системной шины Isa